半导体（Semiconductor）是导电能力介于导体和绝缘体之间的材料。与金属的导电性随温度升高而下降不同，半导体的导电性随温度升高而增强，且对掺杂、光照、电场等外部条件极为敏感。正是这种可控性，使得半导体成为现代微电子和光电子技术的基石——从手机芯片到太阳能电池，从LED到量子计算机，半导体物理奠定了整个信息时代的基础。
半导体的研究可追溯到19世纪。1833年，Michael Faraday 发现硫化银（Ag₂S）的电阻率随温度上升而下降，这是首次观测到半导体的负温度系数效应。1874年，Ferdinand Braun 发现了金属-半导体的整流效应。但半导体物理的真正突破发生在20世纪中叶：1947年，William Shockley、John Bardeen 和 Walter Brattain 在贝尔实验室发明了点接触晶体管，这一发现直接催生了现代电子工业。
要理解半导体，首先要理解固体中的能带结构。当大量原子聚集形成晶体时，原子的离散能级因原子轨道杂化而展宽成能带。
具体数值示例：考虑硅原子。单个硅原子的3p轨道能级约为 -8.0 eV（相对于真空能级）。当两个硅原子靠近到键长 2.35 Å 时，它们的3p轨道发生杂化，分裂成两个能级：成键态（-8.5 eV）和反键态（-7.5 eV），能级分裂约为 1.0 eV。当扩展到 1022 个原子的宏观晶体时，每个离散能级展宽为宽度约 10 eV 的能带。
ΔE能带≈mea22ℏ2⋅(1−cos(ka))
其中 a 为晶格常数（硅：a=5.43 Å），k 为波矢。
在绝对零度（T=0 K）下，电子按照泡利不相容原理从低到高填充能级。**价带（Valence Band）**是电子完全填满的最高能带，导带（Conduction Band）是价带之上的空能带，两者之间的能量差称为禁带宽度（Band Gap），用 Eg 表示。
不同材料的禁带宽度对比：
| 材料类型 |
材料名称 |
禁带宽度 Eg (eV) |
导电性 |
| 导体 |
铜 (Cu) |
0 (无禁带) |
σ≈5.8×107 S/m |
| 导体 |
银 (Ag) |
0 |
σ≈6.3×107 S/m |
| 半导体 |
锗 (Ge) |
0.67 |
本征电阻率约 0.47 Ω⋅ cm |
| 半导体 |
硅 (Si) |
1.12 |
本征电阻率约 2.3×105 Ω⋅ cm |
| 半导体 |
砷化镓 (GaAs) |
1.43 |
电子迁移率高达 8500 cm²/Vs |
| 半导体 |
氮化镓 (GaN) |
3.39 |
宽带隙，适合高功率器件 |
| 半导体 |
碳化硅 (SiC) |
3.26 |
高温稳定性好 |
| 半导体 |
金刚石 (C) |
5.47 |
极端宽带隙 |
| 绝缘体 |
二氧化硅 (SiO₂) |
~9.0 |
σ<10−14 S/m |
在没有杂质的情况下，本征半导体中电子-空穴对的浓度称为本征载流子浓度 ni：
ni=NcNv⋅exp(−2kBTEg)
其中 Nc 和 Nv 分别是导带和价带的有效态密度：
Nc=2(h22πme∗kBT)3/2,Nv=2(h22πmh∗kBT)3/2
具体数值计算：在室温 T=300 K 下，硅的 Nc≈2.8×1019 cm−3，Nv≈1.04×1019 cm−3：
ni=2.8×1019⋅1.04×1019⋅exp(−2⋅8.62×10−5⋅3001.12)
ni≈1.70×1019⋅exp(−21.67)≈1.5×1010 cm−3
这意味着在纯硅中，每 1012 个硅原子中大约只有1个原子参与导电。不同半导体的本征载流子浓度差异很大：
| 材料 |
Eg (eV) |
ni 在300K (cm−3) |
ni 在400K (cm−3) |
| Ge |
0.67 |
2.4×1013 |
2.1×1014 |
| Si |
1.12 |
1.5×1010 |
4.0×1011 |
| GaAs |
1.43 |
2.1×106 |
1.5×108 |
电子在能级上的分布遵循费米-狄拉克统计：
f(E)=1+exp(kBTE−EF)1
其中 EF 是费米能级。当 E=EF 时，f(E)=1/2，即该能级被占据的概率为 50%。
具体数值示例：在硅中，当 EF 位于禁带中央时：
- 导带底 EC 处的占据概率：f(EC)=1/(1+exp(0.56/0.0259))≈4.2×10−10
- 价带顶 EV 处的占据概率：f(EV)=1/(1+exp(−0.56/0.0259))≈1−4.2×10−10
温度对费米分布的影响：
| 温度 |
kBT (eV) |
f(EC−EF=0.56eV) |
物理含义 |
| 0 K |
0 |
0 |
绝对零度，导带全空 |
| 300 K |
0.0259 |
4.2×10−10 |
室温，少量电子热激发 |
| 500 K |
0.0431 |
2.4×10−6 |
高温，更多电子进入导带 |
半导体导电涉及两种载流子：
- 自由电子：位于导带中，带负电荷 −q（q=1.602×10−19 C）
- 空穴：价带中缺少电子形成的"空缺"，带正电荷 +q
直观类比：电子就像停车场中的汽车，空穴就像空车位。当一辆车（电子）离开车位（价带）进入道路（导带），在原地留下了一个空位（空穴）。下一辆车可以填充这个空穴。实际上，我们可以说"空穴在移动"，就像我们观察停车场中的空位如何移动。
载流子在电场中的漂移速度与电场强度成正比：
vd=μE
其中 μ 为迁移率，E 为电场强度。电流密度为：
J=q(nμn+pμp)E
其中 n 和 p 分别是电子和空穴浓度。
不同材料的迁移率对比：
| 材料 |
μn (cm²/Vs) |
μp (cm²/Vs) |
特点 |
| Si |
1350 |
480 |
电子比空穴快约3倍 |
| Ge |
3900 |
1900 |
迁移率更高但禁带太窄 |
| GaAs |
8500 |
400 |
电子极快，高频器件首选 |
| InSb |
77000 |
750 |
迁移率极高但 Eg 极小（0.17 eV） |
| GaN |
1000 |
200 |
宽带隙，适合高温器件 |
具体计算示例：在硅中加 1 V 电压跨越 1 μm 长的沟道：
- 电场 E=104 V/cm
- 电子漂移速度 vd=1350×104=1.35×107 cm/s
- 穿越时间 t=1×10−4/1.35×107≈7.4 ps
这就是现代CPU能在GHz频率运行的原因——载流子在纳秒量级就能穿沟道。
载流子的运动包含两种机制：
漂移（Drift）：在电场作用下的定向运动。电流密度：
Jdrift=q(nμn+pμp)E
扩散（Diffusion）：由浓度梯度引起的运动。电流密度：
Jndiff=qDndxdn,Jpdiff=−qDpdxdp
爱因斯坦关系建立了迁移率和扩散系数之间的联系：
μnDn=μpDp=qkBT≈0.0259 V（室温）
具体计算示例：如果电子浓度从 n(x=0)=1017 cm−3 线性下降到 n(x=1μm)=1015 cm−3，扩散电流为：
Dn=μn⋅qkBT=1350×0.0259≈35 cm2/s
dxdn≈10−41015−1017=−9.9×1020 cm−4
Jndiff=1.602×10−19×35×(−9.9×1020)≈−5550 A/cm2
本征半导体的载流子浓度极低（硅：ni≈1.5×1010 cm−3），而金属铜的载流子浓度约为 8.5×1022 cm−3。通过掺杂（Doping）——有控制地引入杂质原子——可以大幅改变半导体的导电性。
掺杂元素分类：
| 类型 |
掺杂元素 |
所在族 |
硅中的行为 |
每掺杂一个原子产生的载流子 |
| N型 |
磷 (P) |
V族 |
多提供一个电子 |
约1个自由电子 |
| N型 |
砷 (As) |
V族 |
多提供一个电子 |
约1个自由电子 |
| N型 |
锑 (Sb) |
V族 |
多提供一个电子 |
约1个自由电子 |
| P型 |
硼 (B) |
III族 |
少一个电子（产生空穴） |
约1个空穴 |
| P型 |
铝 (Al) |
III族 |
少一个电子（产生空穴） |
约1个空穴 |
| P型 |
镓 (Ga) |
III族 |
少一个电子（产生空穴） |
约1个空穴 |
具体数值例子：向纯硅中掺杂磷（P），磷原子取代硅晶格中的硅原子。磷有5个价电子，而硅只有4个，多出的一个电子在磷原子周围形成一个类氢轨道：
- 磷的施主能级位于导带底下方约 45 meV 处
- 室温下 kBT≈26 meV，所以约 85% 的施主电子被热激发到导带
如果掺杂浓度为 ND=1017 cm−3（每 5×105 个硅原子中约1个磷原子），则导带电子浓度约 n≈8.5×1016 cm−3，是本征载流子浓度的约 5600 万倍。电阻率从本征硅的 2.3×105 Ω⋅ cm 骤降到约 0.05 Ω⋅ cm。
掺杂浓度与电阻率的关系：
| 掺杂浓度 (cm−3) |
N型Si电阻率 (Ω⋅ cm) |
P型Si电阻率 (Ω⋅ cm) |
应用场景 |
| 1014 |
~40 |
~100 |
高阻衬底 |
| 1015 |
~4 |
~10 |
CMOS中的阱区 |
| 1016 |
~0.5 |
~1.5 |
源漏轻掺杂 |
| 1017 |
~0.05 |
~0.15 |
多晶硅栅掺杂 |
| 1018 |
~0.005 |
~0.015 |
源漏重掺杂 |
| 1020 |
~0.0005 |
~0.0015 |
欧姆接触层 |
graph LR
subgraph "N型硅 (N_D=10^16 cm^-3)"
A[低温域 T<50K] -->|冻析效应| B[大部分施主未电离]
B --> C[n ≈ N_D/10]
D[室温 T=300K] -->|完全电离| E[n ≈ N_D]
F[高温 T>500K] -->|本征激发占主导| G[n ≈ n_i]
end
载流子浓度随温度的变化可分为三个区域：
冻析区（低温）：施主未完全电离，n(T)∝exp(−ED/2kBT)，其中 ED≈45 meV（磷在硅中的离化能）。
饱和区（室温附近）：所有施主都电离，n≈ND，温度影响很小。
本征区（高温）：本征激发产生的载流子远远超过掺杂提供的载流子，n≈ni(T)∝exp(−Eg/2kBT)。
当P型半导体和N型半导体接触时，由于载流子浓度梯度，电子从N区间P区扩散，空穴从P区间N区扩散。扩散形成的空间电荷区产生内建电场，阻止进一步扩散，最终达到平衡。
平衡时的能带图：
能量 E
^
| N区 P区
| 导带 导带
| E_C ────── ▏ ──────
| ↑E_F ── ▏ ── E_F
| E_V ────── ▏ ──────
| ▏ 价带 价带
| ▏
| 空间电荷区
| ██████
| (+)(-)
+───────────────────────────────────→ 位置 x
内建电势 Vbi 的计算公式：
Vbi=qkBTln(ni2NDNA)
具体数值计算：N型硅 ND=1016 cm−3，P型硅 NA=1016 cm−3，ni=1.5×1010 cm−3：
Vbi=0.0259⋅ln((1.5×1010)21016⋅1016)=0.0259⋅ln(4.44×1011)
Vbi=0.0259×26.82≈0.695 V
不同掺杂浓度下的内建电势：
| ND (cm−3) |
NA (cm−3) |
Vbi (V) |
耗尽层宽度 (μm) |
| 1015 |
1015 |
0.576 |
1.22 |
| 1016 |
1016 |
0.695 |
0.39 |
| 1017 |
1017 |
0.813 |
0.12 |
| 1018 |
1016 |
0.754 |
0.19 |
PN结的I-V特性由肖克利方程描述：
I=I0[exp(nkBTqV)−1]
其中 I0 是反向饱和电流，n 是理想因子（通常在1-2之间）。
具体数值示例：一个硅PN结，I0=10−14 A（典型小信号二极管值），室温下：
| 偏压 V (V) |
电流 I (A) |
说明 |
| -5.0 |
−1.0×10−14 |
反向偏置，极小的漏电流 |
| -0.1 |
−9.8×10−15 |
反向偏置 |
| 0.0 |
0 |
零偏 |
| 0.3 |
1.1×10−9 |
正向偏置但很小 |
| 0.5 |
2.4×10−6 |
开始导通 |
| 0.6 |
1.1×10−4 |
导通 |
| 0.7 |
5.0×10−3 |
典型正向压降 |
| 0.8 |
0.23 |
大电流导通 |
关键观察：电压从0.5V增加到0.7V（仅0.2V变化），电流从微安级跃升到毫安级——增加了2000倍。这就是PN结的整流特性——硅二极管的正向压降通常在0.7V左右。
当反向电压超过一定值时，PN结会发生击穿。两种主要机制：
雪崩击穿（Avalanche Breakdown）：
当载流子在耗尽区被强电场加速到足够高的能量，撞击晶格原子产生电子-空穴对，新产生的载流子继续加速并产生更多载流子，形成"雪崩"效应。
VBR=1.54×1013NB−3/4(硅, NB 为基区掺杂浓度)
齐纳击穿（Zener Breakdown）：
当耗尽区非常窄时（重掺杂），强电场直接破坏共价键，将价带电子"拉"到导带。齐纳电压通常低于5V。
Ecrit≈1−31log10(NB/1016)4×105 V/cm
击穿电压与掺杂浓度的关系：
| 基区掺杂 (cm−3) |
雪崩击穿电压 (V) |
主导击穿机制 |
| 1014 |
~1500 |
雪崩 |
| 1015 |
~400 |
雪崩 |
| 1016 |
~60 |
雪崩 |
| 1017 |
~15 |
过渡区 |
| 1018 |
~5 |
齐纳 |
双极型晶体管（BJT）由三个区域组成：发射极（Emitter）、基极（Base）和集电极（Collector），形成两个PN结。NPN型和PNP型是最常见的两种结构。
NPN晶体管的结构示意：
基极 B
|
发射极 E ──────┼────── 集电极 C
|
┌──────┐ │ ┌──────┐
│ N+ │P│ │ N │
│发射区│ │ │集电区│
└──────┘ │ └──────┘
基区
(极薄)
关键物理参数：一个典型NPN晶体管的基区宽度 WB≈0.1 μm，发射区掺杂 NE≈1019 cm−3，基区掺杂 NB≈1017 cm−3，集电区掺杂 NC≈1015 cm−3。
NPN晶体管工作在正向有源区时，发射结正偏、集电结反偏。电流增益 β 定义为：
β=IBIC≈DpDn⋅NBNE⋅WBWE
具体数值计算：
β≈1235⋅10171019⋅0.15≈2.92×100×50≈14600
但实际上，β 还会受到基区复合、表面复合等因素的影响，实际值通常在 50-500 之间。
典型BJT电流增益：
| 晶体管类型 |
典型 β |
典型应用 |
| 小信号NPN (2N2222) |
100-300 |
通用开关和放大 |
| 达林顿管 (TIP120) |
1000-10000 |
高电流驱动 |
| 射频BJT (BF199) |
50-150 |
高频放大 |
| 功率BJT (2N3055) |
20-70 |
电源和功率控制 |
具体电路示例：用2N2222 NPN晶体管驱动LED：
- IC (LED电流) = 20 mA
- 如果 β=200，则 IB=20/200=0.1 mA
- 基极电阻 RB=(3.3V−0.7V)/0.1 mA=26 kΩ
- 选用标准值 27 kΩ
BJT的关键性能指标：
| 参数 |
符号 |
典型值 |
物理含义 |
| 共发射极电流增益 |
β |
50-500 |
IC/IB |
| 基极-发射极饱和电压 |
VBE(sat) |
0.7-0.9 V |
导通时的BE结电压 |
| 集电极-发射极饱和电压 |
VCE(sat) |
0.1-0.3 V |
完全导通时的压降 |
| 截止频率 |
fT |
1-300 MHz |
β=1时的频率 |
| 最大集电极电流 |
IC(max) |
0.1-100 A |
取决于封装和功耗 |
| 击穿电压 |
BVCEO |
20-600 V |
基极开路时C-E击穿电压 |
金属-氧化物-半导体场效应晶体管（MOSFET）是目前集成电路中使用最广泛的器件。其核心结构是一个MOS电容器，通过栅极电压控制沟道的导电性。
MOSFET关键尺寸对比（按工艺节点）：
| 工艺节点 |
栅极长度 |
栅氧厚度 |
电源电压 |
开关能量 |
| 10 μm (1971) |
10 μm |
100 nm |
5 V |
~100 pJ |
| 1 μm (1985) |
1 μm |
25 nm |
5 V |
~1 pJ |
| 0.18 μm (1999) |
180 nm |
4 nm |
1.8 V |
~30 fJ |
| 65 nm (2006) |
65 nm |
1.9 nm |
1.2 V |
~5 fJ |
| 28 nm (2012) |
28 nm |
1.5 nm |
0.9 V |
~1 fJ |
| 7 nm (2018) |
7 nm |
~1 nm |
0.75 V |
~0.1 fJ |
| 3 nm (2023) |
3 nm |
~0.8 nm |
0.7 V |
~0.05 fJ |
MOSFET的阈值电压 Vth 是沟道开始导电的栅极电压：
Vth=VFB+2ϕF+Cox2qϵSiNA(2ϕF)
其中 VFB 是平带电压，ϕF 是费米势，Cox=ϵox/tox 是单位面积栅氧电容。
具体数值计算：一个28nm工艺NMOS晶体管：
- 栅氧厚度 tox=1.5 nm
- Cox=3.9×8.85×10−14/1.5×10−7≈2.3×10−6 F/cm²
- 衬底掺杂 NA=1018 cm−3
- ϕF=(kBT/q)ln(NA/ni)≈0.475 V
- 2ϕF≈0.95 V
- Vth≈0.3 V（考虑功函数差和氧化层电荷）
MOSFET的电流-电压特性分为三个区域：
线性区（VGS>Vth，VDS<VGS−Vth）：
ID=μnCoxLW[(VGS−Vth)VDS−21VDS2]
饱和区（VGS>Vth，VDS≥VGS−Vth）：
ID=21μnCoxLW(VGS−Vth)2
截止区（VGS<Vth）：
ID≈0
具体数值计算：28nm工艺NMOS，W/L=100 nm/28 nm，Vth=0.3 V，μn=200 cm²/Vs：
| VGS (V) |
VGS−Vth (V) |
ID, 工作状态 |
数值 |
| 0.2 |
< 0 |
截止 |
~0 |
| 0.5 |
0.2 |
饱和（VDS=0.5V） |
ID=0.5×200×2.3×10−6×(100/28)×0.04 ≈ 33 μA |
| 0.7 |
0.4 |
饱和（VDS=0.5V） |
ID≈131 μA |
| 0.9 |
0.6 |
饱和（VDS=0.5V） |
ID≈295 μA |
CMOS（互补MOS）技术是当今数字集成电路的基石，由NMOS和PMOS晶体管互补对构成。
CMOS反相器电路结构：
V_DD
|
┌──────┴──────┐
│ PMOS │
│ ┌───┐ │
│ │ │ │
└────┤ ├─────┘
│ │
输入─┤ ├──输出
│ │
┌────┤ ├─────┐
│ │ │ │
│ └───┘ │
│ NMOS │
└──────┬──────┘
|
GND
CMOS反相器的工作状态：
| 输入 VIN |
NMOS状态 |
PMOS状态 |
输出 VOUT |
静态功耗 |
| 0 (GND) |
截止 |
导通 |
VDD |
极小（nA级漏电流） |
| VDD |
导通 |
截止 |
0 (GND) |
极小（nA级漏电流） |
| 约 VDD/2 |
饱和 |
饱和 |
VDD/2 |
极大（短路电流） |
关键观察：CMOS反相器在稳态时几乎不消耗功耗（只有nA级的漏电流），只有在开关转换时才有明显的功耗。这正是CMOS技术成功的关键——每平方厘米可以集成数十亿个晶体管而不会过热。
1965年，Gordon Moore 观察到集成电路上的晶体管密度大约每两年翻一番，这就是著名的摩尔定律。它不仅是经验观察，更是半导体产业自我实现的预言。
晶体管密度与成本的历史趋势：
| 年代 |
工艺节点 |
晶体管密度 |
代表芯片 |
晶体管数量 |
| 1971 |
10 μm |
~10³/inch² |
Intel 4004 |
2,300 |
| 1978 |
3 μm |
~10⁴/inch² |
Intel 8086 |
29,000 |
| 1989 |
1 μm |
~10⁵/inch² |
Intel 486 |
1,200,000 |
| 1997 |
250 nm |
~10⁶/inch² |
Pentium II |
7,500,000 |
| 2006 |
65 nm |
~10⁷/inch² |
Core 2 Duo |
291,000,000 |
| 2014 |
14 nm |
~10⁸/inch² |
Core i7 (Haswell) |
1,400,000,000 |
| 2018 |
7 nm |
~4 × 10⁸/inch² |
Apple A12 |
6,900,000,000 |
| 2022 |
4 nm |
~10⁹/inch² |
Apple M2 |
20,000,000,000 |
| 2025 |
2 nm |
~2 × 10⁹/inch² |
预计 |
~30,000,000,000 |
当MOSFET的沟道长度缩小到纳米尺度时，会出现一系列偏离长沟道理论的效应：
主要短沟道效应：
| 效应名称 |
物理机制 |
对器件的影响 |
缓解方法 |
| DIBL (漏致势垒降低) |
漏极电压降低源端势垒 |
阈值电压下降，亚阈值漏电流增大 |
超薄SOI、FinFET |
| 速度饱和 |
高电场下载流子速度达到饱和限 |
电流偏离平方律，ID∝VGS−Vth |
应变硅技术 |
| 热载流子效应 |
高能载流子注入栅氧 |
阈值漂移，可靠性下降 |
LDD结构 |
| 栅极漏电流 |
极薄栅氧引起量子隧穿 |
静态功耗增加 |
高k栅介质（HfO₂） |
FinFET革命：当平面MOSFET进入22nm节点以下时，短沟道效应已经无法控制。FinFET（鳍式场效应晶体管）通过在垂直方向上构建导电沟道，提高了栅极对沟道的控制能力。一个典型的7nm FinFET有3个Fin，沟道宽度约20nm，高度约40nm，比平面器件的沟道控制能力强约3倍。
| 代际 |
代表材料 |
Eg (eV) |
主要应用 |
优势 |
| 第一代 |
Si, Ge |
1.12, 0.67 |
数字集成电路、功率器件 |
成熟工艺、低成本 |
| 第二代 |
GaAs, InP |
1.43, 1.34 |
射频、光通信 |
高电子迁移率、直接带隙 |
| 第三代（宽禁带） |
SiC, GaN |
3.26, 3.39 |
功率电子、LED、5G射频 |
高温、高压、高频 |
| 参数 |
Si |
SiC (4H-SiC) |
GaN |
优势 |
| 禁带宽度 Eg (eV) |
1.12 |
3.26 |
3.39 |
SiC/GaN可在更高温工作（>300°C） |
| 击穿场强 (MV/cm) |
0.3 |
3.0 |
3.3 |
SiC/GaN耐压能力高10倍 |
| 电子迁移率 (cm²/Vs) |
1350 |
900 |
2000 |
GaN的高频性能更好 |
| 热导率 (W/cmK) |
1.5 |
4.9 |
1.3 |
SiC散热能力是Si的3倍 |
| 典型应用 |
低压逻辑 |
1200V以上功率模块 |
射频功放、充电器 |
- |
具体应用示例：
SiC MOSFET在电动汽车中的优势（对比Si IGBT）：
| 参数 |
Si IGBT |
SiC MOSFET |
改善 |
| 额定电压 |
600-1200V |
1200-1700V |
更高耐压 |
| 开关频率 |
10-20 kHz |
100-200 kHz |
5-10倍 |
| 开关损耗 |
100% (基准) |
20-30% |
降低70-80% |
| 可工作温度 |
150°C |
200°C |
更高温度 |
| 逆变器效率 |
95-97% |
98-99% |
更高效率 |
| 电动汽车续航增益 |
- |
5-10% |
更长续航 |
Tesla Model 3 自2018年起在主驱动逆变器中使用SiC MOSFET（来自意法半导体），成为电动汽车行业采用SiC的标杆。相比前代使用Si IGBT的Model S，逆变器效率从约97%提升到约98.5%，直接转化为约6%的续航改善。
| 技术节点 |
光刻光源 |
分辨率 |
工艺复杂度（掩模层数） |
| > 0.5 μm |
g-line (436 nm) |
> 0.5μm |
~10 |
| 0.35-0.18 μm |
i-line (365 nm) / DUV |
0.35-0.18μm |
~20-30 |
| 130-45 nm |
DUV KrF (248 nm) / ArF (193 nm) |
130-45nm |
~30-40 |
| 28-7 nm |
DUV ArF + 多重曝光 |
28-7nm |
~50-70 |
| 5-3 nm |
EUV (13.5 nm) |
5-3nm |
~70-90 |
| 2 nm及以下 |
EUV + High-NA EUV |
< 2nm |
> 90 |
掺杂工艺通过将杂质原子引入半导体晶格来改变其电学性质。主要方法：
热扩散：将晶圆置于高温炉中，掺杂元素从高浓度源向硅中扩散。
∂t∂N=D∂x2∂2N
离子注入：将掺杂离子加速到一定能量（通常10-200 keV）后轰击晶圆表面，通过选择注入能量和剂量精确控制掺杂分布。
两种方法的对比：
| 参数 |
热扩散 |
离子注入 |
| 掺杂分布 |
近表面，余误差函数分布 |
可精确控制，高斯分布 |
| 掺杂控制精度 |
较差 |
±1% |
| 工作温度 |
800-1200°C |
室温 |
| 结深 |
较深（>1μm） |
可形成超浅结 |
| 是否产生晶格损伤 |
否 |
是（需退火修复） |
| 适用场景 |
早期工艺、深结 |
现代亚微米工艺 |
随着摩尔定律放缓，先进封装（Advanced Packaging）成为延续性能提升的关键路径。Chiplet（芯粒）架构通过将大芯片拆分为多个小芯片，分别用最优化的工艺制造后通过先进封装集成。
| 技术 |
互连密度 |
带宽 |
典型应用 |
| 2D MCM |
100-500 bumps/mm² |
10-50 GB/s |
传统多芯片模块 |
| 2.5D（硅中介层） |
1000-5000 bumps/mm² |
500-2000 GB/s |
AMD EPYC, 高带宽内存 |
| 3D堆叠（TSV） |
10000+ bumps/mm² |
5000+ GB/s |
HBM显存, AI加速器 |
| 混合键合（Hybrid Bonding） |
100000+ bumps/mm² |
10T+ GB/s |
3D NAND, 索尼图像传感器 |
半导体物理是微电子产业的科学根基。从能带理论到掺杂工程，从PN结到MOSFET，从摩尔定律到后摩尔时代的新型器件，半导体物理不仅在基础科学层面具有丰富内涵，更直接驱动了信息技术的革命性发展。
主要知识点回顾：
- 能带理论：半导体导电性的量子力学基础，Eg 决定了材料是导体、半导体还是绝缘体
- 掺杂工程：通过引入杂质将导电能力提升数千万倍，实现N型和P型半导体
- PN结：半导体器件中最基本的构建单元，具有整流、光发射、光检测等多种功能
- 晶体管：BJT和MOSFET是两种主要的晶体管类型，MOSFET因低功耗成为VLSI首选
- 集成电路物理：CMOS技术、短沟道效应、先进工艺节点
- 新型材料：SiC、GaN等宽禁带半导体正在开辟功率电子和射频的新领域
- S. M. Sze, "Physics of Semiconductor Devices", 3rd Edition, Wiley, 2006
- B. G. Streetman, S. K. Banerjee, "Solid State Electronic Devices", 7th Edition, Pearson, 2014
- J. D. Plummer, M. D. Deal, P. B. Griffin, "Silicon VLSI Technology", Prentice Hall, 2000
- S. M. Sze, "Semiconductor Devices: Physics and Technology", 3rd Edition, Wiley, 2012
- Y. Taur, T. H. Ning, "Fundamentals of Modern VLSI Devices", 3rd Edition, Cambridge, 2021
- International Roadmap for Devices and Systems (IRDS), 2023 Edition
- R. H. Dennard, et al., "Design of ion-implanted MOSFET's with very small dimensions", IEEE JSSC, 1974
- 施敏（S. M. Sze），"半导体器件物理"，西安交通大学出版社，2014年
- 刘恩科，朱秉升，罗晋升，"半导体物理学"，电子工业出版社，第8版，2017年